Jett-tu

Question concerning AXI bus

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您好！ 在生成XSTop.v文件以后，我想简单的仿真下，就只是给了时钟和复位。如下所示: XSTop XSTop_inst ( .io_clock ( sys_clk ), .io_reset ( !sys_rst_n ), //io_sram_config, //input io_osc_clock, //output [13:0] io_pll_output, ); 其他的总线信号就没有列举出来，省略。sys_clk为30Mhz，sys_rst_n模拟外部案件。按下为低电平。 其他默认。 通过仿真来看，memory和peripheral总线都没有读和写的操作。 请问是否还需要给那些激励信号? [TRANSLATION]Hello! After generating the XSTop.v file,...

make error.

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hello： when I run make SUB_PROJECT=vcu118 CONFIG=BoomVCU118Config bitstream。 it show *** RISCV is unset. You must set RISCV yourself, or through the Chipyard auto-generated env file。 停止。 How can I...

Dose Boom V3 core support B expansion？

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Hello： I wonder if Boom V3 core supports B expansion?

ROM和RAM

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RTL文件中的ROM和RAM两个模块是一样的，为什么不删除一个。这样在顶层就直接调用两次就可以了。 而且ROM的是只读的吧？