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Hi， 各位大牛 我在使用e203 core测试中断时，发现硬件上拉高一个中断之后，软件端响应了两次中断。 软件响应中断的程序是清除中断，在第一响应中断之后，中断源就被清除拉低，但是发现plic模块送到core 的plic_ext_int高电平持续时间较长，中断源被拉低后，但是plic_ext_int依然为高，导致又进入一次中断。 请问在响应中断时，为什么中断源被拉低，但是plic输出到core的plic_ext_int信号却持续高电平呢？ 响应中断时需要额外的配置PLIC相关寄存器吗？