Naoya Hatta
Naoya Hatta
### Checklist - [x] Did you write out a description of the feature you want to see? - [x] Did you look around for any related features? - [x] Did...
This PR add translation support by [mdbook-i18n-helpers](https://github.com/google/mdbook-i18n-helpers) to bootstrap. This is draft PR because there is the dependency to my forked mdbook-i18n-helpers. If this PR is acceptable, I'll send a...
This PR changes the followings for https://github.com/rust-lang/rust/pull/124731: * Export `Gettext` preprocessor * Fix "hidden lifetime parameters in types are deprecated" error * Downgrade the minimum required version of regex to...
The latest Rust by Example has a Japanese translation resource based on mdbook-i18n-helpers. But it is not built because rust-lang/rust has the original mdbook build process which doesn't contain mdbook-i18n-helpers....
Some keyword of SystemVerilog can be used as identifier in Veryl. They will cause syntax error of transpiled SystemVerilog code. So they should be checked by Veryl compiler.
This feature is inspired from * https://github.com/Jacajack/hdl/ * https://www.reddit.com/r/FPGA/comments/1cltdak/comment/l3aop3y/?utm_source=share&utm_medium=web3x&utm_name=web3xcss&utm_term=1&utm_content=share_button By introducing clock type, clock domain can be represented in RTL and CDC (clock domain crossing) check can be achived. As...
Some Veryl's keyword can be used as identifier in SystemVerilog. So instantiating a SystemVerilog module may cause syntax error. ```systemverilog module ModuleA ( i_clk: input clock, i_rst: input reset, )...
If Veryl can identify clock and reset by #622, SDC support like auto generation and consistency check can be added.
#574 の日本語版 --- # VerylによるRTL設計の漸進的な進化 VerylはSystemVerilogの代替言語として設計されたハードウェア記述言語です。特に既存のVerilog/SystemVerilogコードベースを漸進的に改善することに着目しています。 「漸進的」とは既存のコードベースの一部を徐々にVerylに置き換えていくことが可能であることを意味します。すなわち、VerylはSystemVerilogと高い相互運用性を持ちます。Verylに置き換えられたコードベースは、合成可能性やシミュレーションとの一致が保証され、各種エディタのプラグインを通してリアルタイムの編集支援が提供されます。さらにVerylで記述されたライブラリは統合されたビルドツールを通して容易に依存関係として追加することができます。 以下では、SystemVerilogや既存のHDL代替言語との違いを明らかにするために、Verylが提供するものとしないものについて詳しく見ていきます。 ## Verylが提供するもの ### 洗練された構文 Verylの構文はSystemVerilogの構文から合成可能記述を抽出し、Rustなど現代的なプログラミング言語の構文的な成果を取り入れたものです。そのため、SystemVerilogで非推奨であった記述の多くは構文の時点で排除されています。 Veryl SystemVerilog ```systemverilog /// マークダウン形式のドキュメンテーションコメント /// * リスト1 /// * リスト2 pub module Delay #( param WIDTH:...